上周，我们报道了英特尔2020年架构日的公布的众多产品和技术的细节，不过没有一一详细分析。今天，外媒AnandTech解读了其小芯片（Chiplets）的愿景和面临的挑战，不同于当下的多裸片组合的方式，英特尔对未来小芯片的看法是每个IP都可以拆分为多个小芯片，这样的构想将会在英特尔7nm平台上实现，项目称为客户端2.0。
英特尔2020年架构日上，英特尔客户计算部门（CCG）副总裁兼首席技术官Brijesh Tripathi提出了对2024年之后的产品愿景，以英特尔的7nm+制造工艺为中心，目标是开启“客户端2.0”，这是一种通过更优化的芯片开发策略提供和实现沉浸式体验的新方法。
小芯片（Chiplets）并不新鲜，特别是随着英特尔竞争对手最近发布的芯片，以及进入更复杂的工艺节点，小芯片的时代可以缩短产品的上市时间，并提高给定产品的产量。关键在于，这些小芯片如何组合在一起，以及在什么时候组合才有意义。英特尔此前在2017年技术与制造日上以更为笼统的方式谈到了这一点，如上图所示。
小芯片的目标是为芯片的不同部分找到最适合组合和匹配工艺节点。英特尔似乎准备从其7nm平台开始实现这一愿景。在2020年架构日上，Brijesh Tripathi展示了此幻灯片：
左侧是典型的芯片设计，包含所需的所有组件。对于英特尔的领先产品，这些产品需要3-4年的开发时间，英特尔及其合作伙伴都发现了芯片中的问题，可以将芯片的启动时间缩短几个数量级。
图的中间是小芯片的基本布局，类似于2017年的幻灯片，其中芯片的不同功能被划分为各自的模块。假设互连是一致的，则芯片会有一定程度的重用，例如AMD在客户端和服务器中使用相同的核心计算芯片。对于某些半导体公司（英特尔除外），这就是我们的位置。
图的右边是英特尔对未来的看法。它没有在产品中使用单一类型的小芯片，而是设想了，其中每个IP都可以拆分为多个小芯片，使产品可以使用适合市场的不同配置来构建。在这种情况下，小芯片可能是PCIe 4.0 x16的连接，如果产品需要更多，只需要添加更多这样的小芯片。
这与内存、内核、多媒体加速器、AI加速器，光线跟踪引擎、加密加速器、图形相同，甚至远至SRAM和缓存块。这个想法是每个IP可以拆分然后扩展，这意味着小芯片很小，可以相对较快地构建，并且可以很快消除错误。
在此图中，我们可以看到英特尔对客户的长期愿景——一个基本中阶层封装内有存储器（类似于L3或L4），可以作用整个裸片的主要SRAM缓存，然后放在顶部，可以获得24个不同的小芯片。
小芯片可以是图形、内核、AI、多媒体，IO或其他任何类型的IP，它们可以根据需要进行混合和匹配。内容创建者可能希望在良好的图形加速和计算性能之间取得平衡，而游戏玩家可能希望仅专注于图形性能。企业客户或工作站可能需要较少的图形性能，但需要更强的计算和AI性能。芯片的移动版本则将在IO上投入大量资金。
与往常一样，需要在小芯片的尺寸和多裸片排列在一起的复杂性之间进行权衡。小芯片之间的任何通信都比单片解释耗费更多功耗，并且通常有更高的延迟。散热也必须加以管理，因此有时那些小芯片会受到散热特性的限制。
多裸片布局还会使移动设备头痛，因为高度至关重要。但是，在正确的时间使用正确的工艺生产正确的产品所带来的好处是巨大的，因为它有助于以最佳的成本提供最佳的性能和功能。这也给了第三方IP提供方提供了很好的机会。
唯一的缺点是，英特尔并没有过多地谈论将其粘合在一起的“胶水”。小芯片策略依赖于复杂的高速互连协议（自定义或其他方式）。英特尔裸片到裸片到连接当前用途是简单的内存协议或FPGA架构扩展，对于服务器CPU（如UPI）来说，大型扩展不一定能胜任这项任务。CXL可能是未来，但是当前的CXL基于PCIe，这意味着每个小芯片都需要一个复杂的CXL / PCIe控制器，这可能会迅速耗电。
英特尔已经表示，他们正在发明新的封装技术和新级别的连接技术以在芯片之间起作用，目前尚无更多信息公开。英特尔承认，要达到这种规模，它必须超越现有技术。该公司今天已经拥有了，这将需要在这一领域中建立标准和创新。目标是创建和支持标准，第一个版本将内置一些标准。
英特尔指出，这是一种极端分解的方法，并请注意，并不是所有连接的东西都必须具有高带宽（例如USB）或连贯的互连，英特尔认为目标涉及整个频谱中的少数协议。
还有开发者市场，可用于在任何给定产品中更均匀地实现资源。如果没有仔细的计划和相关的编码，例如，如果开发人员期望计算与图形的比率达到一定水平，则某些小芯片配置可能会崩溃，这不是OneAPI可以轻松解决的问题。
这些都是英特尔必须解决的问题，尽管要实现这一目标还需要几年的时间。有人告诉我们内部名称是Client 2.0，随着英特尔开始更详细地讨论它，它可能会增加更多的营销手段。
